Методические указания к куpсовому пpоектированию по дисциплине ''Схемотехника''. Разpаботка буфеpного устpойства в микpопpоцессоpной системе

Государственный комитет по высшей школе РФ Ульяновский государственный технический университет

Методические указания к куpсовому пpоектированию по дисциплине "Схемотехника" Разpаботка буфеpного устpойства в микpопpоцессоpной системе

Составитель И.А.Никищенков

Ульяновск 1994

-2УДК 681.3 Методические указания к куpсовому пpоектированию по дисциплине "Схемотехника".Разpаботка буфеpного устpойства в микpопpоцессоpной системе/Составитель И.А.Никищенков - Ульяновск,1994г.-с.37 Настоящие методические указания составлены для студентов третьего курса направления 5528 "Информатика и вычислительная техника" по программе курса Схемотехника и направления 5225 "Информационные системы в экономике" по программе "Элементная база ЭВМ". Курсовой проект предназначен для изучения элементной базы современной вычислительной техники и приобретения практических навыков проектирования электронных схем.

Рецензент:

Одобрены секцией методических пособий научно-методического совета института

С Ульяновский государственный технический университет

-3СОДЕРЖАНИЕ 1. Общие положения 4 2. Интерфейсы микроЭВМ 7 2.1. Интерфейс Общая шина 8 2.2. Интерфейс Q-bus 10 2.3. Интерфейс И41 12 3. Организация запоминающего устройства 3.1. Оперативное ЗУ 16 3.2. Регистровое ЗУ 22 4. Коды внешнего устройства 26 4.1. Цифровые коды 26 4.2. Обработка аналоговых сигналов 27 5. Порядок выполнения работы 35 6. Литература 37

16

-41. ОБЩИЕ ПОЛОЖЕНИЯ Буфеpное устpойство подключается к микpопpоцессоpу чеpез один из стандаpтных интеpфейсов (в зависимости от задания используются упpощенные ваpианты интеpфейсов "Общая шина", Q-bus и И41). Пpедполагается, что обмен с пpоцессоpом осуществляется в pежиме опpоса готовности пассивного устpойства или в режиме прямого доступа к памяти. Длина слова, используемого пpи обмене опpеделяется ваpиантом задания. Для подключения буфеpа к внешнему устpойству обучаемый pазpабатывает интеpфейс самостоятельно по следующим паpаметpам: - внешнее устpойство выдает данные в некотоpом внутpеннем коде, тип котоpого опpеделяется заданием; - в пpоцессе обмена необходимо контpолиpовать готовность к обмену буфеpа и внешнего устpойства с тем, чтобы не допустить потеpи данных; - необходимо пpеобpазовывать данные из паpаллельного двоичного кода, в котоpом они хpанятся в ЗУ, во внутpеннее пpедставление внешнего устpойства (или наобоpот в зависимости от ваpианта задания). Устpойство сопpяжения с ВУ должно включать в себя пpеобpазователь кода и схему упpавления доступом к ВУ. Запоминающее устpойство буфеpа состоит из блока памяти и блока адpесации. Возможны восемь ваpиантов оpганизации блока адpесации: 1. Данные выводятся из пpоцессоpа во внешнее устpойство, пpичем блок памяти сначала заполняется полностью, а затем выдача данных во внешнее устpойство осуществляется в той же последовательности, в какой они выводились из пpоцессоpа; 2. Данные выводятся из пpоцессоpа во внешнее устpойство, пpичем блок памяти сначала заполняется полностью, а затем выдача данных во внешнее устpойство осуществляется в последовательности, обpатной выводу из пpоцессоpа;

-53. Данные выводятся из пpоцессоpа во внешнее устpойство динамически, то есть по меpе заполнения блока памяти и готовности пpеобpазователя кода и внешнего устpойства; выдача данных во внешнее устpойство осуществляется в той же последовательности, в какой они выводились из пpоцессоpа; 4. Данные выводятся из пpоцессоpа во внешнее устpойство, динамически, то есть по меpе заполнения блока памяти и готовности пpеобpазователя кода и внешнего устpойства; выдача данных во внешнее устpойство осуществляется в в последовательности, обpатной выводу из пpоцессоpа; 5. Данные вводятся в пpоцессоp из внешнего устpойства, пpичем блок памяти сначала заполняется полностью из ВУ, а затем выдача данных в пpоцессоp осуществляется в той же последовательности, в какой они выводились из ВУ; 6. Данные вводятся в пpоцессоp из внешнего устpойства, пpичем блок памяти сначала заполняется полностью из ВУ, а затем выдача данных в пpоцессоp осуществляется в последовательности, обpатной выводу из ВУ; 7. Данные вводятся в пpоцессоp из внешнего устpойства динамически, то есть по меpе заполнения блока памяти и готовности пpеобpазователя кода и внешнего устpойства; выдача данных в процессор осуществляется в той же последовательности, в какой они выводились из ВУ; 8. Данные вводятся в пpоцессоp из внешнего устpойства динамически, то есть по меpе заполнения блока памяти и готовности пpеобpазователя кода и внешнего устpойства; выдача данных в процессор осуществляется в последовательности, обратной выводу из ВУ. Блок адpесации пpедставляет собой двоичный счетчик, pазpядность напpавление счета и функциональная схема котоpого опpеделяется емкостью и способом обpащения к буфеpу. Блок памяти имеет объем опpеделяемый заданием и pеализуется на БИС ЗУ, пpичем пpи длине слова в один байт следует использовать динамические БИС ЗУ. Схему pегенеpации БИС ЗУ можно использовать из литеpатуpы, но обязательно подpобно описать. Устpойство упpавления буфеpа выполняет следующие функции: - пpеобpазование упpавляющих сигналов интеpфейса ЭВМ в сигналы упpавления устpойствами буфеpа;

-6- анализ текущего состояния буфеpа и выpаботка упpавляющих воздействий для пеpехода из одного состояния в дpугое; - сбpос и установка бит готовности pегистpа состояния или запроса на прерывание; - пpеобpазование упpавляющих сигналов внешнего устpойства и выpаботка упpавляющих сигналов для него. Устройство управления состоит из узла связи с интерфейсом МП и управляющего автомата. В узле связи буфеpного устpойства с интерфейсом должны быть pеализованы pегистpы состояния и ввода/вывода, схемы дешифpации адpеса и генеpации ответных сигналов пассивного устpойства. При обмене по готовности используется седьмой бит регистра состояния (бит готовности), который устанавливается в единицу, если буфер готов к обмену. При вводе данных в МП готовность буфера означает, что в буферном регистре ввода находятся данные для ввода в МП и запись данных в буферный регистр из блока памяти запрещена; после чтения данных МП из буферного регистра бит готовности сбрасывается в ноль и буферный регистр доступен для записи данных из блока памяти. Аналогично при выводе данных из МП готовность буфера означает, что в буферный регистр вывода пуст и чтение данных из буферного регистра в блок памяти запрещена; после записи данных из МП в буферный регистр бит готовности сбрасывается в ноль и буферный регистр доступен для чтения данных в блок памяти. При обмене по прерываниям бит состояния не используется и алгоритм обмена описан в соответствующем интерфейсе. Возможны тpи варианта реализации упpавяющего автомата: 1. Пpоектиpование на основе абстpактного синтеза с использованием логических элементов малой степени интегpации. 2. Реализация автомата на основе ПЛМ, на вход котоpой подается код, отобpажающий состояние устpойства, а с выхода снимается набоp упpавляющих воздействий. 3. Функционально автомат описывается вpеменной диагpаммой, котоpая pеализуется pаспpеделителем тактов. Выбоp способа pеализации автомата опpеделяется заданием, причем он может быть быть построен как с использованием абстpактного синтеза, так и эвpистическим методом. ------------------------------------------------------------------------------

-72.ИНТЕРФЕЙСЫ МИКРОЭВМ Интерфейс представляет собой средство связи между подключенными к нему устройствами и реализуется в виде набора проводов или печатных проводников, по которым с помощью приемопередающих элементов передаются различного рода сигналы. В состав микроЭВМ обычно выходят память и устройства ввода-вывода, например, такие как алфавитно-цифровой дисплей, накопитель на гибких магнитных мини-дисках и алфавитно-цифровое печатающее устройство. Для поключения всех компонентов микроЭВМ к интерфейсу используются специальные схемы, называемые контроллерами. Процессор "знает" о существовании тех или иных объектов за его границами только в том случае , если эти объекты имеют адреса. Адрес - это код, однозначно определяющий тот или иной элемент внутри или вне микро-ЭВМ : ячейку памяти, регистр, триггер, вход логического элемента и т.п. Адресное пространство представляет собой упорядоченное множество кодов 0,1,2,...,(2^n-1) , где n - число адресных линий. Это множество для наглядности представляют в виде отрезка числовой оси либо в виде таблицы. Нумерация точек или ячеек адресного пространства при его графическом представлении производится сверху вниз или снизу вверх в десятичной, двоично-восмеричной или двоично-шестнадцатеричной форме. Адресное пространство определяет число возможных отличимых друг от друга кодовых комбинаций (адресов), которые может выдать на адресную шину активное устройство. Это однако не означает , что каждой такой комбинации соответствует программно-доступный элемент. Адресное пространство определяет лишь потенциальные возможности системы - максимальное число программно-доступных элементов, которые могут присутствовать в ней. Поэтому адресное пространство можно сравнить с пустым или частично заполненным помещением библиотеки, в котором можно разместить , например, не более 64К книг. Старший двоичный разряд адреса делит адресное пространство на две равные части, два старших разряда делят его на четыре равные части, три старших разряда - на восемь равных частей и т.д. Шестнадцать разрядов адреса делят адресное пространство емкостью 64К на 64К частей по одной ячейке. Понятие адресного пространства позволяет наглядно представить размещение в нем адресов различных программно-доступных объектов. В адресном пространстве размещены адреса, принадлежащие ОЗУ и ПЗУ. В микроЭВМ используются различные типы интерфейсов, рассмотрим некоторые наиболее распространенные. 2.1.Интерфейс Общая шина По классификационным признакам интерфейс ОШ является машинным системным асинхронным параллельным полудуплексным и магистральным. Единицей обмена данными для интерфейса является слово, которое может состоять из одного или двух байт. Время одного цикла обмена данными не менее 1,2 мкс. Длина магистрали с учетом

длины отводов от линий до передатчиков или приемников сигналов 20 м. Общее число линий связи в магистрали - 60. К магистрали можно подключить 18 компонентов. Магистраль содержит 18 или 22 адресные линии - адресную шину А, 16 информационных линий - шину данных D и до 22 линий управления - управляющую шину Control. В каждом акте обмена по магистрали участвуют только два устройства : активное (инициатор обмена, ведущее устройство) и пассивное (ответчик, ведомое устройство). На сигнал активного устройства, инициирующий обмен данными, в активное устройство должен поступить ответный сигнал от адресуемого пассивного устройства. Поэтому процесс обмена между устройствами не зависит от быстродействия отдельных устройств и проходит асинхронно. Линии адреса (A00L-A18L). Во время процедуры передачи данных по интерфейсу активное устройство производит выбор исполнителя (например, памяти или регистры ВУ) с помощью 18 адресных линий, при этом A18L является старшим разрядом адреса. Линия A00L используется для определения байта - младшего (четного) или старшего (нечетного) - памяти или порта ввода-вывода, к которому производится обращение. При обращениях к старшему (нечетному) байту линия A00L имеет активный (низкий) уровень сигнала, при обращении к младшему байту или ко всему слову из двух байт пассивный (высокий) уровень сигнала. Линии данных (D00L-D16L). 16 двунаправленных линий данных используются для передачи или приема информации, при этом D16L является старшим разрядом данных. Линии С0 и С1 кодируют направление обмена.

-9Линия MSYNL - синхронизация активного устройства, сигнал сопровождающий адрес. Линия SSYNL - подтверждения передачи выдается пассивным устройством в ответ на обращение активного устройства. Линия INITL - начальный сброс. Если процессор обратится в любую не занятую ячейку адресного пространства, то он, конечно, не получит ответного сигнала от ведомого устройства (в "общей шине" - сигнала SSYN) и "зависнет". Для того чтобы состояние зависания не длилось слишком долго, в процессоре обычно предусматривается схема формирования искусственного ответа, которая по истечении, например, 10 мкс принудительно завершает цикл обмена по магистрали и заставляет процессор перейти к специальной программе реакции на зависание. В ходе выполнения этой программы оператору может быть выдано сообщение в виде печатного текста либо выполнены любые другие действия, определяемые программой. При этом в системной магистрали определены девять типовых процедур обмена данными : 1. чтение 16-разрядных данных активным устройством из любого пассивного устройства по некоторому адресу (ВВОД); 2. запись 16-разрядных данных активным устройством в любое пассивное устройство по некоторому адресу (ВЫВОД); 3. запись 8-разрядных данных активным устройством в любое пассивное устройство по некоторому адресу (ВЫВОД Б); 4. чтение 16-разрядных данных активным устройством из любого пассивного устройства по некоторому адресу, их модификация и запись 16-разрядных данных по тому же адресу в пассивное устройство (ВВОД-ПАУЗА-ВЫВОД); 5. чтение 16-разрядных данных активным устройством из любого пассивного устройства по некоторому адресу, их модификация и запись 8-разрядных данных по тому же адресу в пассивное устройство (ВВОД-ПАУЗА-ВЫВОД Б); 6. предоставление прямого доступа к памяти некоторому устройству (ПДП); 7. ввод адреса вектора прерывания (ВВОД АВП); 8. включение и выключение питания на устройстве (ПУСК); 9. установка устройств, подключенных к системной магистрали в исходное состояние (СБРОС). Передача адреса от активного устройства к пассивному проис-

- 10 ходит одинаково как в цикле ВВОД, так и ВЫВОД и начинается с выдачи кода адреса, например активное устройство выдает на все линии А00L-А15L напряжения низкого уровня. В данном примере выдается код 111...1 , поскольку в магистрали "общая шина" напряжение низкого уровня (порядка 0,5В) соответствует логической 1 (лог. 1). С учетом разброса параметров передающих усилителей и других мешающих факторов сигналы на адресной шине примут истинные значения только через 75 нс (для магистрали ТТЛ типа длиной 20 м, согласованной на концах). Через 150 нс активное устройство формирует напряжение низкого уровня на линии MSYN синхронизации от ведущего. В этот момент времени существует гарантия того, что переходные процессы на линиях адресной шины закончились как минимум на 75 нс раньше. Эти 75 нс могут использоваться для дешифрации адреса всеми пассивными устройствами. Отрицательный фронт сигнала MSYN может являться стробом опроса этих дешифраторов. При получении ответного сигнала от единственного пассивного устройства, которое восприняло выданный адрес как свой, активное устройство снимает сигнал MSYN , а освобождает адресную шину. В пассивном состоянии на всех линиях адресной шины устанавливается напряжение высокого уровня (приблизительно 3,5 В). В цикле ВВОД одновременно с адресом выдается С0=1 и С1=0, соответствующие операции чтение и по отрицательному фронту сигнала MSYN, поступающему от АУ, ПУ выставляет на линии D00-D15 данные, соответствующие принятому адресу, и сопровождает их отрицательным фронтом сигнала SSIN. АУ считывает данные с системной магистрали и снимает все сигналы. По положительному фронту сигнала MSYN пассивное устройство снимает сигнал SSIN. В цикле ВЫВОД АУ выдает на сигнальные линии D00-D15 код данных и сопровождающие сигналы С0=0 и С1=1, соответствующие операции запись. По отрицательному фронту сигнала MSYN ПУ считывает код данных , о чем сообщает АУ сигналом SSIN (отрицательный фронт). АУ в ответ снимает сигнал MSYN (положительный фронт) и, через 75 нс, остальные сигналы. ПУ соответственно снимает сигнал SSIN (положительный фронт), что свидетельствует о завершении процедуры ВЫВОД. Таким образом при обмене данными в режиме ожидания готовности процессор сначала проводит цикл ВВОД для чтения слова состояния буфера (если буфер "не готов" цикл ВВОД повторяется), а затем проводит цикл ВВОД или ВЫВОД для обмена данными (в зависимости от направления обмена, указанном в задании). При обмене по прерываниям устройство управления вырабатывает сигнал запроса прерывания BR7 и ожидает сигнал разрешения прерывания BG7 от МП, получив этот сигнал устройство управления выдает сигнал SACK и снимает сигнал BR7, ожидает снятия сигнала BG7 и проводит цикл ВВОД АВП - ввод адреса вектора прерывания, которым является адрес программы обработки прерывания, в данном случае любая 8-битовая константа. В цикле ВВОД АВП АУ является буфер, адрес не выдается, на линии D00-D15 выдается константа и

через 150 нс - отрицательный фронт сигнала INTR ( аналогично MSYN), процессор принимает константу и отвечает отрицательным фронтом сигнала SSIN. Получив его буфер снимает INTR и по положительному фронту сигнала INTR процессор снимает сигнал SSIN.

- 11 2.2. Интерфейс Q-bus По классификационным признакам интерфейс Q-Bus является машинным системным мультиплексированным асинхронным параллельным полудуплексным и магистральным. Единицей обмена данными для интерфейса является слово, которое может состоять из одного или двух байт. Время одного цикла обмена данными не менее 200 нс. Длина магистрали с учетом длины отводов от линий до передатчиков или приемников сигналов 15 м. Общее число линий связи в магистрали 46. К магистрали можно подключить 15 компонентов. Системная магистраль представляет собой совокупность сигнальных связей , назначение и физическая реализация которых закреплены ОСТ 11 305.903 - 80 , т.е. совокупностью правил, обеспечивающих обмен информацией между отдельными функциональными устройствами. Магистраль содержит 18 или 22 адресные линии совмещенные с линиями данных - шина АД и до 16 линий управления. В системной магистрали определены те же девять типовых процедур обмена данными, что и интерфейсе "Общая шина" и связь между устройствами, подключенными к системной магистрали, осуществляется по тому же принципу "активный-пассивный". Линии адреса - данных(AД00-AД18). Во время процедуры передачи данных по интерфейсу активное устройство в адресной фазе производит выбор исполнителя (например, памяти или регистры ВУ) с помощью 18 адресных линий, при этом A18 является старшим разрядом адреса. Линия AД00 используется для определения байта младшего (четного) или старшего (нечетного) - памяти или порта ввода-вывода, к которому производится обращение. При обращениях к старшему (нечетному) байту линия AД00 имеет активный (низкий) уровень сигнала, при обращении к младшему байту или ко всему слову из двух байт - пассивный (высокий) уровень сигнала. В фазе передачи данных по этим линиям передаются данные, при этом АД16 является старшим разрядом данных. Линия ВВОД указывает на то что выполняется операция чтения из пассивного устройства. Линия ВЫВОД указывает на то что выполняется операция записи в пассивное устройство. Линия СИА - синхронизация активного устройства, сигнал сопровождающий адрес. Линия СИП - подтверждения передачи выдается пассивным устройством в ответ на обращение активного устройства. Линия СБРОС - начальный сброс. Линия ТПР - требование прерывания, выдается устройством, которому необходимо обслуживание. Линия ППР - подтверждения представление прерываний, выдается процессором в ответ на сигналТПР. Адресное назначение пассивного устройства осуществляется синхронно кодом адреса под управлением активного фронта сигнала

- 12 синхронизации активного уровня (СИА). По этому фронту все пассивные устройства, подключенные к системной магистрали, считывают с нее и дешифрируют код адреса. Одно из пассивных устройств, адресное пространство которого включает текущий адрес, в дальнейшем обменивается информацией с активным устройством. При выполнении типовой процедуры ВВОД активное устройство (АУ) выставляет на линии AД00-AД18 код адреса и сигнал СИА. По этому сигналу все пассивные устройства (ПУ) считывают и дешифрируют код адреса , в результате чего только одно из ПУ в дальнейшем участвует в процедуре ВВОД.Отметим, что в течение фазы адресации АУ выдает сигнал БАЙТ, соответствующий состоянию 1, а сигнал ВУ является дополнительным признаком адресации внешнего устройства (устанавливается 1 в случае обращения к внешним устройствам, т.е. по адресам более 160 000). По отрицательному фронту сигнала ВВОД, поступающего от АУ, ПУ выставляет на линии AД00-AД15 данные, соответствующие принятому адресу, и сопровождает их отрицательным фронтом сигнала СИП. АУ считывает данные с системной магистрали и снимает сигнал ВВОД. По положительному фронту сигнала ВВОД пассивное устройство снимает сигнал СИП, в ответ на что АУ снимает сигнал СИА. При выполнении типовых процедур ВЫВОД и ВЫВОД Б фаза адресации протекает аналогично фазе в рассмотренном случае, только сигнал БАЙТ всегда устанавливается в логический 0. Далее АУ выставляет на сигнальные линии AD00-AD15 код данных и сопровождающий сигнал ВЫВОД. По отрицательному фронту сигнала ВЫВОД ПУ считывает код данных , о чем сообщает АУ сигналом СИП (отрицательный фронт). АУ в ответ снимает сигнал ВЫВОД (положительный фронт). ПУ соответственно снимает сигнал СИП (положительный фронт),в ответ на который АУ снимает сигнал СИА (положительный фронт), что свидетельствует о завершении процедуры ВЫВОД или ВЫВОД Б. При выполнении процедуры ВЫВОД Б сигнал БАЙТ удерживается АУ в течение фазы записи данных с системной магистрали в ПУ. Таким образом при обмене данными в режиме ожидания готовности процессор сначала проводит типовую процедуру ВВОД для чтения слова состояния буфера (если буфер "не готов" типовая процедура ВВОД повторяется), а затем проводит типовую процедуру ВВОД или ВЫВОД для обмена данными (в зависимости от направления обмена, указанном в задании). При обмене по прерываниям устройство управления вырабатывает сигнал запроса прерывания ТПР и ожидает сигнал разрешения прерывания ППР от МП, одновременно МП выдает сигнал ВВОД, получив этот сигнал устройство управления снимает сигнал ТПР, выдает адрес вектора прерываний на шину данных, которым является адрес программы обработки прерывания, в данном случае любая 8-битовая константа и через 150 нс - отрицательный фронт сигнала СИП. Процессор принимает константу и отвечает положительным фронтом сигналов ППР и ВВОД, что обеспечивает снятие СИП и константы.

- 13 2.3. Интерфейс И41 По классификационным признакам интерфейс И41 является машинным системным внутриблочным асинхронным параллельным полудуплексным и магистральным. Единицей обмена данными для интерфейса является слово, которое может состоять из одного или двух байт. Время одного цикла обмена данными не менее 200 нс. Длина магистрали с учетом длины отводов от линий до передатчиков или приемников сигналов 3 м. Общее число линий связи в магистраль 73. К магистрали можно подключить 20 компонентов. В совокупность линий интерфейса входят 20 линий адреса, 16 линий данных, 8 линий запроса прерывания, линий сигналов управления. Сигналы адреса и данных формируются схемами с тремя состояниями. Сигналы запроса прерывания и большинство сигналов управления формируются схемами с открытым коллектором. Принцип взаимодействия компонентов на интерфейсе тот же, что и в Общей шине "активный" - "пассивный", называемые задатчик (активный компонент) и исполнитель (пассивный компонент). Для большинства линий сигналов управления активным состоянием является низкий уровень, во всех случаях обозначаемый косой чертой после мнемоники сигналов. Номера в обозначениях линий интерфейса указываются в шестнадцатеричной системе счисления. Сигнал начальной установки (INIT) предназначен для установки всех подключенных к интерфейсу компонентов в некоторое исходное состояние. Сигнал формуруется одним из хадатчиков или внешним источником, в том числе переключателем сброса на передней панели системы. Линии адреса (ADR0-ADR13). Во время процедуры передачи данных по интерфейсу задатчик производит выбор исполнителя (например, памяти или порта ввода-вывода) с помощью группы из 20 адресных линий, при этом ADR13 является старшим разрядом адреса. В двухбайтовых системах линия ADR0 используется для определения байта - младшего (четного) или старшего (нечетного) - памяти или порта ввода-вывода, к которому производится обращение. При обращениях к старшему (нечетному) байту линия ADR0 имеет активный (низкий) уровень сигнала, при обращении к младшему байту или ко всему слову из двух байт - пассивный (высокий) урровень сигнала. Линии данных (DAT0-DATF). 16 двунаправленных линий данных используются для передачи или приема информации, при этом DATF является старшим разрядом данных. В 8-разрядных системах используются только линии DAT0-DAT7 (DAT7 - старший разряд). В 16-разрядныыыых системах возможны как 8- , так 16-разрядные передачи данных. Линия постоянной частоты (CCLK) обеспечивает интерфейс сигналами постоянной частоты для использования некоторыми компонентами ЭВМ. Период CCLK - не менее 100 нс, длительность сигнала -

- 14 от 0,35 до 0,65 периода. Сигналы чтения памяти (MRDC) и записи в память (MWTC) выдаются задатчиком и указывают, что на линии адреса выдан адрес ячейки памяти, которая используется в операциях обмена. Сигналы чтения из порта (IORC) и записи в порт(IOWC) выдаются задатчиком и указывают, что на линии адреса выдан адрес порта ввода, используемый в операциях обмена. Сигнал подтверждения передачи (XACK) выдается исполнителем в ответ на обращение задатчика и указывает, что операция чтения или записи завершена, т.е. информация выдана на линии данных или принята с линии данных. Сигнал XACK асинхронен по отношению к сигналу BCLK. Ввод данных из памяти и портов ввода-вывода происходит следующим образом. Задатчик , осуществляющий управление интерфейсом, выставляет адрес исполнителя на линии адреса. Адрес должен быть установлен не менее чем на 50 нс до выдачи сигнала управления (MRDC или IORC). Это время используется исполнителем для дешифрации адреса и его выборки.Исполнитель, воспринимающий свой адрес, выдает данные на линии данных и сигнал XACK, причем данные не должныы выдаваться до получения управляющего сигнала (MRDC или IORC) и не должны сниматься с линий данных до снятия управляющего сигнала. После снятия сигнала управления адрес на линиях адреса должен оставаться не менее 50 нс. Выдача сигнала XACK должна совпадать по времени и следовать за выдачей на линии данных информации. Снятие сигнала XACK не должно производиться до снятия сигнала управления. Длительность сигналов управления MRDC или IORC в процессе обмена данными не должны быть меньше 100 нс. Вывод данных из процессора начинается с выдачи адреса исполнителя на линиях адреса и данные на линиях данных. Адрес и данные должны быть установлены не менее чем за 50 нс до выдачи сигнала управления (MWDC или IOWC). Это время используется исполнителем для дешифрации адреса и обеспечивает его выборку. Исполнитель, воспринимающий свой адрес, производит запись данныых по переднему или заднему фронту сигнала управления и выдает сигнал XACK. Выдача сигнала XACK должна совпадать или следовать за записью исполнителем информации. Сигнал XACK не должен сниматься до снятия сигнала управления. В сбойных ситуациях , когда исполнитель не выдает сигнал

- 15 XACK в течение определенного времени после выдачи задатчиком управляющего сигнала (MRDC или IORC, MWDC или IOWC), задатчик прекращает обмен, снимая управляющий сигнал и адрес. Время ожидания задатчиком сигнала ХACK, не более 5 мксек. Таким образом при обмене данными в режиме ожидания готовности процессор сначала проводит ввод для чтения слова состояния буфера (если буфер "не готов" ввод повторяется), а затем проводит типовую ввод или вывод для обмена данными (в зависимости от направления обмена, указанном в задании). При обмене по прерываниям устройство управления вырабатывает сигнал запроса прерывания INT7 и ожидает первый сигнал INTA от МП, по окончании которого МП выдает по линиям ADR8..ADRA код прерывания. Получив этот код устройство управления сравнивает его с кодом 7 и если они совпадают, это означает разрешение прерываний буферу (при несовпадении кодов происходит ожидание кода 7, причем второй сигнал INTA пропускается). По второму сигналу INTA, устройство управления буфера выдает адрес вектора прерываний на шину данных, которым является адрес программы обработки прерывания, в данном случае любая 8-битовая константа и отрицательный фронт сигнала XACK. Процессор принимает константу и отвечает положительным фронтом сигнала INTA, что обеспечивает снятие XACK, INTR и константы. ---------------------------------------------------------------

- 16 3. ОРГАНИЗАЦИЯ ЗАПОМИНАЮЩЕГО УСТРОЙСТВА Запоминающее устройство предназначено для хранения переменной информации, оно допускает изменение своего содержимого в ходе выполнения обмена данными с процессором. Это значит, что процессор может с помощью устройства управления выбрать (режим считывания) из ЗУ данные или поместить в ЗУ (режим записи) данные.Причем возможно размещение в ОЗУ новых данных на местах прежних , которые в этом случае перестают существовать.Таким образом в зависимости от заданного способа обмена ЗУ может работать в режимах записи, считывания и хранения информации. 3.1. Оперативное ЗУ Микросхемы ОЗУ по типу элементов памяти (ЭП) разделяются на статические и динамические. В микросхемах статических ОЗУ в качестве ЭП применены статические триггеры на биполярных или МОП-транзисторах. Как известно, статический триггер способен при наличии напряжения питания сохранять свое состояние неограниченное время. Число состояний, в которых может находиться триггер равно двум, что и позволяет использовать его для хранения двоичной единицы информации. В микросхемах динамических ОЗУ элементы памяти выполнены на основе электрических конденсаторов, сформированных внутри полупроводникового кристалла. Такие ЭП не могут долгое время сохранять свое состояние , определяемое наличием или отсутствием электрического заряда, и поэтому нужается в периодическом восстановлении (регенерации). Микросхемы динамических ОЗУ отличаются от микросхем статических ОЗУ большей информационной емкостью, что обусловлено меньшим количеством компонентов на одном ЭП и, следовательно, более плотным их размещением в полупроводниковом кристалле. Однако динамическое ОЗУ сложнее в применении, поскольку нуждается в организации принудительной регенерации, и в дополнительном оборудовании, и в усложнении устройств управления. Электрические параметры микросхем памяти разделяют на статические и динамические. К числу статических параметров относят: напряжение питания Uпит /Uсс/, мощность потребления Рпот, напряжение и ток входного (выходного) сигнала низкого уровня

- 17 U0вх, I0вх, U0вых, I0вых; напряжение и ток входного (выходного) сигнала высокого уровня U1вх, I1вх, U1вых, I1вых. Указанные параметры характеризуют возможность и степень обеспечения совместной работы микросхем памяти с микросхемами других видов и с функциональными узлами в составе аппаратуры. Для применения и эксплуатации микросхем памяти необходимо знать также предельные значения напряжений, токов и емкости нагрузки. Динамические параметры характеризуют временные процессы в микросхемах памяти при записи, считывании, регенерации, программировании. В систему динамических параметров включают длительности сигналов и "пауз" между ними (длительность восстановления), взаимный сдвиг между сигналами во времени, который необходим для обеспечения устойчивой работы микросхем. Поскольку в управлении микросхемой задействовано несколько различных сигналов, перечень динамических (временных) параметров значителен и разнообразен, причем состав и число параметров существенно зависит от вида, а подчас и типа микросхемы : например, микросхема статического ОЗУ К561РУ2 имеет 8 временных параметров, а микросхема динамического ОЗУ К565РУ3 - 34 параметра. Сигналы и соответствующие выводы микросхем можно подразделить на адресные, управляющие и информационные. Отдельную группу составляют выводы для подключения напряжений источников питания. Обозначения сигналов и выводов микросхем памяти, должны соответствовать ГОСТ 19480-74, но часто используются варианты международных обозначений ввиду их широкого применения в справочной литературе и в нормативно-технической документации. Число адресных входов, например А0-А7 (А0 - младший разряд) позволяет определять информационную емкость микросхемы : 2^8=256 бит. Наличие одного информационного входа DI и одного выхода DO (прямого и инверсного) указывает на одноразрядную организацию микросхемы памяти : 256*1 бит. Для управления режимом работы предусмотрены два сигнала : ^CS (BM - выбор микросхемы) и W/R (запись-считывание). Управляющий вход CS является инверсным. Сигнал ^CS разрешает или запрещает обращение к микросхеме по информационным входу и выходу. Наличие на входе CS сигнала с уровнем логической 1 однозначно определяет режим хранения. При этом выход принимает высокоомное состояние, при котором он электрически отключен от приемника

- 18 информации. Имея в виду, что обычно у микросхемы выход может находиться в одном из двух состояний, соответствующих логическим 0 и 1, указанное высокоомное состояние называют третьим. Выходное напряжение в третьем состоянии имеет уровень, равный приблизительно половине наибольшего значения выходного напряжения. У некоторых микросхем памяти выход имеет незавершенную структуру : отсутствует нагрузка в цепи эмиттера - выход с открытым эмиттером (ОЭ) или в цепи коллектора - выход с открытым коллектором - (ОК), аналогично для МОП-транзистора: открытый исток или сток. Такие выходы могут принимать два состояния функциональное и высокоомное. При включении микросхемы в схему к ее выходам ОЭ или ОК подключают резистивную нагрузку. Для обращения к микросхеме для записи или считывания одного бита информации D необходимо подать разрешающий обращение сигнал ^CS с нулевым уровнем и сигнал W/R с соответствующим режиму уровнем : при записи - 1, при считывании - 0. Очевидно, что в любом режиме вход и выход развязаны, т.е. не могут влиять на состояние друг друга. Таким свойством обладают микросхемы с выходами на три состояния. Учитывая отмеченную особенность, можно объединять вход и выход микросхемы и подключать к общей информационной шине, по которой информация подается к микросхеме и выводится из нее. Наиболее развитым функциональным составом из серии КМОП-микросхем обладает серия К537. Функциональный ряд серии включает более 15 микросхем, отличающихся информационной емкостью (от 1024 до 16384 бит), организацией (одноразрядная и байтовая) , быстродействием (более чем в 5 раз ), уровнем потребляемой мощности. Имеются отличия и в системе управляющих сигналов и в конструктивном оформлении. Общими свойствами микросхем серии К537 являются : единзацией (одноразрядная и байтовая) , быстродействием (более чем в 5 раз ), уровнем потребляемой мощности. Имеются отличия и в системе упчительная емкость нагрузки (200пФ и более), небольшое энергопотребление, причем при хранении почти на три порядка меньше, чем при обращении, способность сохранять записанную информацию при пониженном до 2...3 В напряжении питания. Серия К132 состоит из микросхем статического ОЗУ высокого быстродействия: время цикла обращения для большинства микросхем

- 19 лежит в диапазоне значений 55...85 нс. Микросхемы выполнены по n-канальной МОП-технологии и отличаются разнообразием в отношении структурных и схемотехнических решений, электрических параметров конструкций корпуса. Однако у микросхем серии К132 имеются ряд свойств, важных для их практического использования: единое напряжение питания 5 В, ТТЛ входные и выходные уровни напряжений 0 и 1: входные - соответственно не более 0,8 В, не менее 2 В, выходные - не более 0,4 В, не менее 2,4 В ; наличие выходов с тремя состояниями, единая система сигналов управления: ^CS, ^W/R; способность работать на большую емкостную нагрузку (от 100 до 600 пФ для разных типов микросхем ), возможность снижения уровня энергопотребления при переходе в режим хранения в 3-5 раз, а у некоторых микросхем - до 20 раз. Микросхемы КР132РУ4А,Б, КМ132РУ5А,Б и КР132РУ6А,Б являются тактируемыми (КМ132РУ5А,Б - только в режиме записи), остальные микросхемы этой серии - асинхронные. У микросхем КР132РУ4 и КР132РУ6 адресные, управляющие и информационные сигналы фиксируются ("защелкиваются") на выходных усилителях-триггерах по отрицательному перепаду сигнала ^CS . Поэтому для этих микросхем необходимо обеспечить требуемое время удержания названных сигналов относительно сигнала ^CS для их "захвата" входными триггерами . После фиксации сигналы могут принимать произвольные значения, например значения следующего цикла обращения. Для обеспечения максимального быстродействия микросхем необходимо адресные сигналы и сигналы управления формировать с длительностью фронта 2 нс. Микросхемы динамических ОЗУ отечественного производства представлены в основном серией К565. Она включает в свой состав ряд микросхем , отличающихся не только своими характеристиками, но и использованными в них структурными решениями. По входам и выходу микросхемы серии К565 совместимы с ТТЛ-микросхемами. Для обращения к микросхеме для записи и считывания информации необходимо подать код адреса строк А0-А6, одновременно с ними или с некоторой (не нормируется) задержкой сигнал ^RAS , затем с нормированной задержкой на время удержания адреса строк относительно сигнала ^RAS должен быть подан код адреса столбцов и через время установления - сигнал ^CAS. К моменту подачи кода адреса столбцов на вход DI подводят записываемый бит информации, который сигналом ^W/R при наличии ^CAS=0 фиксируется на входном

- 20 триггере-защелке. Сигнал записи ^W/R может быть подан уровнем или импульсом. В последнем случае он должен иметь длительность не менее определенного twr значения. Если сигнал записи подан уровнем, то фиксацию DI триггеро-защелкой производит отрицательный перепад сигнала ^CAS (при наличии ^RAS=0). По окончании записи должна быть выдержана пауза ^tras, равная интервалу между сигналами ^RAS, для восстановления состояния внутренних цепей микросхемы. В аналогичном порядке должны быть поданы адресные и упраляющие сигналы при считывании информации. Для обеспечения надежного сохранения записанной в накопителе информации реализуют режим принудительной регенерации. Регенерация информации в каждом ЭП должна осуществляться не реже чем через 2 мс (для К565РУ5Д и КР565РУ6Д через 1 мс). Как уже отмечалось, регенерация автоматически выполняется для всех ЭП выбранной строки при обращении к матрице для записи или считывания информации. Микросхемы памяти для построения ОЗУ микроЭВМ или микропроцессорного контроллера выбирают, исходя из следующих данных : требуемая информационная емкость и организация памяти, быстродействие (время цикла обращения для записи или считывания), тип магистрали (интерфейса), характеристики линий магистрали (нагрузочная способность по току и емкости, требования к устройствам ввода-вывода подключаемых узлов и др.), требования к энергопотреблению, необходимость обеспеччения энергонезависимости, условия эксплуатации, конструктивные требования. Блок ОЗУ в общем случае включает модуль ОЗУ, составленный из микросхем памяти, контроллер ОЗУ (устройство управления), буферные регистры или магистральные приемопередатчики, шинные формирователи, обеспечивающие сопряжение по нагрузке модуля ОЗУ с шинами адреса и данных. Для построения ОЗУ на микросхемах с одноразрядной организацией необходимо объединять микросхемы с тем, чтобы обеспечить возможность записи информации в ОЗУ, ее хранение и считывание в форме много разрядного цифрового кода, т.е. объединения микросхем памяти в модуль. Например, можно построить блок ОЗУ, емкостью 8Кбайт построенный на микросхемах К537РУ14 с возможностью его расширения до 32К байт. Каждая микросхема имеет одноразрядную организацию 4К*1 бит. Для наращивания разрядности слов до байта объединяют восемь микросхем DD1-DD8 в субмодуль

- 21 путем соединения всех одноименных выводов, кроме информационных. Аналогично построен субмодуль DD9-DD16. Для наращивания числа слов соединяют все одноименные выводы микросхем субмодулей DD1-DD8 и DD9-DD16 кроме выводов для сигналов выбора микросхем ^CS1,^CS2. Эти выводы подключают к выходам дешифратора, назначение которого заключается в выборе субмодуля, адресуемого старшими разрядами кода адреса A14 A13 A12. В рассматриваемом примере задействованы два выхода дешифратора, на которых сигналы с уровнем логического нуля появляются при входных кодах 000 и 001. В первом случае открыт доступ к субмодулю DD1-DD8, во втором к субмодулю DD9-DD16. Очевидно, оставшиеся шесть выходов DD17 позволяют увеличивать емкость ОЗУ еще на шесть аналогичных субмодулей, т.е. до 32К байт, либо использовать часть выходов для подключения к ним модулей ПЗУ. Такую организацию памяти называют страничной, а субмодуль страницей. Полезно иметь в виду возможность изменения адреса страниц, т.е. ее положения в адресном пространстве, подключением вывода CS к нужному выходу дешифратора. Очевидно, решение этой задачи существенно упрощается при использовании микросхем со словарной организацией. В обширной номенклатуре микросхем статических ОЗУ микросхемы со словарной организацией представлены ограниченным числом типов. Один из них - микросхема КР537РУ8 - она имеет организацию 2048*8 бит и, следовательно, допускает запись или считывание информации 8-разрядными словами (байтами). Причем входы и выходы совмещены и обладают свойством двунаправленной проводимости. Другая особенность приведенной микросхемы заключается в наличии сигнала ^OE разрешения по выходу, т.е. разрешения считывания при наличии сигнала ^CS=0.Заметим, что сигнал OE не является обязательным для микросхем ОЗУ со словарной организацией : например, у микросхемы КК132 РУ8 с организацией 1К*4 бит этот сигнал отсутствует. Микросхемы динамических ОЗУ, например микросхема К565РУ6 имеет более сложное управление, чем микросхемы статических ОЗУ. Это обусловлено необходимостью организации принудительной регенерации хранимой микросхемой информации, осуществляемой с помощью специальных внешних устройств с интервалом, определяемым периодом регенерации. Микросхемы динамических ОЗУ в своем большинстве построены с мультиплексированием кода адреса : вначале

- 22 в микросхему вводят код адреса строки А0-А6, фиксируя его на входном регистре RG стробирующим сигналом ^RAS, затем вводят код адреса столбца А7-А13, фиксируя его на регистре стробирующим сигналом ^CAS. Число адресных выходов таким образом уменьшается вдвое : у микросхемы К565РУ6 с информационной емкостью 16К бит их всего семь. Функции сигнала CS выполняет сигнал ^RAS : для обращения к микросхеме необходим нулевой уровень этого сигнала. 3.2. Регистровое ЗУ Регистры широко применяются для хранения небольших объемов информации.Номенклатура микросхем регистров хорошо развита и разнообразна. По принципу построения различаются регистрыы хранения и сдвига. Регистр хранения представляет собой совокупность триггеров, объединенных по цепям управления их режимом (вход С). Цифровой код , т.е. слово, записывается в регистр хранения всеми разрядами одновременно DI1-DIi -DIn по разрешающему сигналу на входе С=1. При С=0 обеспечивается режим хранения записанной информации , которая в виде уровней напряжения присутствует на выходах DO1-DOi-DOn и может быть считана без разрушения . Последующая информация займет прежнюю. Число триггеров n определяет разрядность регистра и, следовательно, хранимого кода. Такие регистры по способу записи и считывания информации называют параллельными . Регистр сдвига построен на последовательно соединенных триггерах двухступенчатой структуры. Информация в такой регистр может быть записана поразрядно последовательно во времени со стороны входа DI0 первого триггера путем продвижения по цепи триггеров под воздействием тактовых сигналов на входе С. Другой способ записи - параллельный, т.е. в один такт всеми разрядами DI1-DIn одновременно . Режим записи задается сигналом на управляющем входе V. Аналогично режиму записи могут быть реализованы два режима считывания : по одному разряду последовательно во времени с выхода последнего триггера и параллельный - со всех выходов регистра одновременно. Регистры с последовательным способом записи и считывания называют последовательными. Последовательные регистры составляют основу ОЗУ с последовательным доступом, в которых выборку нужного элемента или ячейки памяти осуществляют

- 23 последовательным перебором адресов в порядке их возрастания или убывания. В обширной номенклатуре микросхем параллельных и последовательных регистров некоторая их часть содержит многорегистровые структуры, которые можно использовать для хранения одновременно нескольких слов. Возможности таких микросхем зависят от их структурного построения и способа адресации регитров. Некоторые допускают адресацию каждого регистра , другие работают по принципу "магазинного" ЗУ : заполняется информацией по мере ее поступления по правилу "первым вошел - первым вышел" или в обратном порядке "первым вошел - последним вышел". Магазинные ЗУ с обратным порядком считывания часто называют стеком. Стековые регистровые ЗУ находят широкое применение в калькуляторах, в микропроцессорных контроллерах и в других вычислительных устройствах. Запоминающие устройства на регистрах могут быть построены с произвольным доступом (выборкой) и с последовательным доступом. Регистровые ЗУ с произвольной выборкой позволяют адресовать все регистры и обратиться к любому из них для записи или считывания информации. В отличие от них регистровые ЗУ с последовательным доступом для обращения к нужной ячейке требуют перебора адресов в сторону их увеличения или уменьшения до требуемого адреса. Те и другие реализуются на микросхемах регистров параллельного и последовательного типа соответственно. В параллельный регистр информацию записывают всеми разрядами одновременно и также ее считывают. В качестве параллельного регистра применяют как регистры хранения, так и регистры сдвига. В последовательный регистр информацию записывают с одного входа поразрядно последовательно во времени. Таким же образом ее и считывают с выхода последнего триггера. Последовательным может быть только регистр сдвига. Многие регистры сдвига допускают и параллельную запись и считывание информации, т.е. являются комбинированными. Для организации обычной очередности служит буфер типа очередь , или буфер FIFO (first in - first out - первым вошедший первым выходит). Необходимость в таком буфере возникает, когда источник данных поставляет приемнику слова, распределенные во времени нерегулярно, причем интервалы времени между неоткрытыми словами могут быть меньше, чем время, необходимое приемнику для обработки одного слова. Если потери информации недопустимы, то

- 24 между источником и приемником включается буфер FIFO , в котором хранится очередь слов, ожидающих обработки. Набор регистров памяти, т.е. адреса памяти можно рассматривать в виде кольца. Часть регистров занята очередью, остальные - свободный резерв на случай ее увеличения. Адрес записи при постановке в очередь задается счетчиком хвоста очереди СТХВ. Сигнал Поставить в очередь, поступая на вход WE разрешения записи, записывает поступившие по входной шине DI данные в тот регистр памяти, номер которого хранится в СТХВ. По срезу сигнала Поставить в очередь выходной код счетчика хвоста увеличивается на 1, подготавливая адрес записи для очередного сигнала Поставить в очередь. При поступлении сигнала Извлечь из очереди на выходной шине DO появляется слово, хранящееся в том регистре памяти, номер которого задан кодом счетчика головы очереди СТГОЛ. По срезу сигнала выходной код счетчика увеличится на 1, подготовив для выдачи следующее слово, ставшее теперь первым в очереди. Переполнение счетчика хвоста очереди осложнений не вызовет, поскольку после максимально возможного кода счетчика ВСЕ ЕДИНИЦЫ в нем автоматически появится код ВСЕ НУЛИ. Очередь в своем кольце просто переползет хвостом через нулевую отметку счетчика. Так же со временем переползет и голова. В процессе нормальной работы очередь двигается в кольце значений адресов по часовой стрелке, хвостом вперед, удлиняясь или укорачиваясь в соответствии с флюктуациями активности передатчика. Перед началом работы оба счетчика сбрасываются в нуль. Схема буфера FIFO должна сигнализировать о двух особых ситуациях. Первая - буфер полон, тогда в него нельзя больше записывать, и нужно приостановить передатчик. Вторая - буфер пуст, тогда из него нельзя брать данные, и нужно приостановить приемник. Обе ситуации имеют общий признак: равенство показаний обоих счетчиков после исчезновения входного сигнала. Этот признак выявляет компаратор. Если счетчики стали равны после очередного извлечения из очереди, то это значит, что очередь иссякла, буфер пуст. Если они стали равны после очередной постановки в очередь, то буфер полон. Характер последнего обращения к буферу запоминается в RS-триггере. Сигналы, информирующие устройство управления об особых состояниях буфера, получаются как конъюнкции того или иного состояния триггера и признака равенства по-

- 25 казаний счетчиков головы и хвоста. Другим часто используемым в цифровой технике буфером является буфер типа магазин, или стек (stack), или буфер LIFO(last in - first out), последним вошедший первым выходит). В отличие от нормальной очереди здесь в качестве первого кандидата на обслуживание выбирается то слово, которое встало в очередь последним. Основу его составляют регистровая память и счетчик адреса, в котором хранится номер регистра вершины стека. В отличие от буфера ранее рассмотренного типа здесь счетчик должен быть реверсивным, т.е. уметь прибавлять 1, когда поступает команда Заслать в стек (push), и вычитать 1 при команде Извлечь из стека (pop). Адрес, по которому производится засылка в стек, всегда на 1 больше адреса, по которому выполняется чтение из стека.Постоянный сдвиг на единицу адреса записи относительно адреса чтения выполняет инкрементор INC. Стек, как и буфер типа "очередь", также имеет два особых состояния : буфер пуст и буфер полон. Обнаруживаются они непосредственно по нулевому и по максимально возможному (все единицы) состояниям счетчика адреса. Возможен и другой вариант аппаратной реализации стека - на основе реверсивных сдвигающих регистров . Число регистров равно разрядности засылаемых в стек слов, а число разрядов регистров определяет глубину стека, т.е. его емкость. Кроме того, и в стеке, и в буфере типа "очередь" можно вместо регистровой памяти использовать память с произвольным доступом. Это несколько усложнит схему из-за необходимости коммутации двух различных адресов на единый адресный вход, однако при требовании большой емкости буфера усложнение может оказаться оправданным. Как всегда, окончательный выбор можно сделать, лишь оценив в каждом конкретном случае временный параметры и аппаратурные затраты.

- 26 4. КОДЫ ВНЕШНЕГО УСТРОЙСТВА Передача информации между двумя достаточно удаленными устройствами требует представления ее в виде последовательного потока битов, характеристики которого зависят от особенностей конкретной системы. Физической основой такой системы является линия связи, которая обычно выполняется в виде витой пары проводов, коакального кабеля либо оптического световода. В зависимости от расстояния данные, передаваемые по линии, могут однократно или многократно подвергаться ретрасляции с целью восстановления амплитуды и временных характеристик. 4.1. Цифровые коды Алгоритмы работы передатчика, ретранслятора и приемника определяются выбранным кодом, предназначенным для передачи по линии, или линейным кодом. Простейшим линейным кодом является униполярный код типа NRZ (non return to zero).В этом коде нули представлены отсутствием импульса ( напряжение, близкое нулю) , а единицы - наличием импульса ( некоторое положительное напряжение). Этот код имеет четыре недостатка. 1. Средняя мощность, выделяемая на нагрузочном резисторе R , равна A^2/2R , где A - амплитуда импульса. Эта величена, как будет видно из дальнейшего, в два раза превышает мощность при "биполярном" кодировании. 2. Большинство линий связи сопрягаются с аппаратурой через реактивные элементы, такие как трансформаторы. Поскольку униполярные сигналы всегда содержат постоянную составляющую и значительную долю низкочастотных компонентов в спектре при передаче длинной последовательности единиц, такое сопряжение затруднено или вовсе невозможно - реактивные элементы на достаточно низких частотах представляют собой "обрыв", либо "короткое замыкание". 3. Ретрансляторы и приемники способны надежно восстановить синхронизирующую временную сетку только тогда, когда паузы между импульсами не слишком велики. Появление очередного импульса после незначительной паузы позволяет каждый раз корректировать "ход часов" ретранслятора или приемника. С увеличением паузы надежность "службы времени" этих устройств падает. Например, после передачи серии из 10 тыс. нулей приемник не сможет точно определить, находится ли последующая единица на позиции 9999, 10000 или 10001. Другими словами, при передаче достаточно большой последовательности нулей приемник (или ретранслятор) теряет синхронизацию с передатчиком (или ретранслятором). 4. Отсутствие возможности оперативной регистрации ошибок, таких как пропадание или появление лишних импульсов из-за помех. Биполярный сигнал NRZ обладает лучшими энергетическими характеристиками. Единица представлена положительным уровнем нап-

- 27 ряжения, нуль - отрицательным. Средняя мощность равна А^2/4R , т.е. половине средней мощности униполярного сигнала, хотя перепад уровней тотже самый. Остальные три недостатка сохраняются. Для их ликвидации необходимо введение избыточности одним из двух способов : 1. Скорость передачи сигналов по линии выбирается большей , чем скорость предачи информации, без использования дополнительных электрических уровней сигналов. 2. Скорость передачи сигналов по линии выбирается равной скорости передачи информации, однако вводятся дополнительные электрические уровни сигналов. Примером хода с избыточностью, введенной согласно способу 1, является код "Манчестер-2". Единица кодируется отрицательным перепадом сигнала в середине битового интервала, нуль - положительныым перепадом. На границах битовых интервалов сигнал, если это необходимо, меняет значение ,"готовясь" к отображению очередного бита в середине следующего битового интервала. С помощью кода "Манчестер-2" решаются сразу все указанные проблемы. Поскольку число положительных и отрицательных импульсов на любом достаточно большом отрезке времени равно ( отличается не более чем на один импульс, что практически не имеет значения), постоянная составляющая равна нулю. Подстройка "часов" приемника или ретранслятора производится при передаче каждого бита, т.е. снимается проблема рассинхрорнизации. Спектр сигнала содержит только две логические составляющие : F и 2F, где F - скорость передачи информационных битов. Наличие только двух ( а не трех или более) электрических уровней напряжения позволяет надежно их распознавать (хорошая помехозащищенность). В виде последовательного потока битов может передаваться не только двоичный код, но и данные представленые в других кодах: - широтно-импульсный код, представляет собой импульс, длительность которого пропорциональна значению передаваемого кода. Двоично-десятичный код передается по параллельным линиям, количество которых определяется длиной слова. 4.2. Обработка аналоговых сигналов Для преобразования цифровых кодов в аналоговые сигналы используются ЦАП, а для преобразования аналоговых сигналов в цифровые коды - АЦП.

- 28 По способу формирования выходного напряжения в зависимости от цифрового входного кода все ЦАП можно разделить на три группы: с суммированием токов, с суммированием напряжений, с делением напряжений. однако в виде интегральных микросхем чаще всего реализуются ЦАП с суммированием токов, которые и рассматриваются далее. Цифро-аналоговые преобразователи , использующие для формирования выходного напряжения суммирование токов, обычно делят на два типа: с использованием взвешенных резисторов и многозвенной цепочки резисторов R=2R. ЦАП на основе двоично-взвешенных резисторов состоят из матрицы двоично-взвешенных резисторов, N переключателей на каждый разряд, управляемых цифровыми сигналами, источника опорного напряжения и суммирующего элемента выполняет ОУ в инвертирующем включении, для которого вся матрица резисторов может быть представлена одним входным резистором. Указанный недостаток можно преодолеть применением в ЦАП резисторной матрицы типа R-2R. Использование такой многозвенной однородной резисторной матрицы позволяет исключить требование к абсолютной точности сопротивлений резисторов, а решающее значение начинают оказывать относительный разброс этих сопротивлений. Рассмотренные структуры ЦАП относятся к категории умножающих, предназначенных для работы с изменяющимися во времени и по амплитуде источниками опорного напряжения. Такие ЦАП имеют два входа: один для аналогового напряжения, другой для цифрового слова. Аналоговый выходной сигнал равен произведению обоих входных сигналов. Если допускается изменение Uоп в пределах одной полярности, то умножающий ЦАП называют одноквадрантным; если допускается использование двухполярного Uоп, то умножающий ЦАП - двухквадрантный. Четырехквадрантный умножающий ЦАП допускает работу с входными двухполярными аналоговыми и цифровыми сигналами ( с разрядом знака ) и вырабатывает на выходе двухполярный сигнал с правильной полярностью. Количество статических параметров ЦАП достаточно велик, однако наиболее часто путаемыми параметрами является разрешаающая способность и точность, хотя это две крайне слабо связанные между собой характеристики реального ЦАП. Разрешающая способность значение выходного напряжения, соответствующее разнице между двумя уровнями, возникающими при подаче смежных входных цифровых слов. Таким образом, если опорное напряжение 10-разрядного ЦАП равно 10,24В, то его разрешающая способность равна 10,24В /2^10

- 29 = 10мВ. Точность же характеризует суммарное отклонение выходного напряжения от своего идеального значения для данной кодовой комбинации. Она определяется многими составляющими, из которых к числу важнейших относятся следующие. Напряжение смещения нуля - смещение выходного напряжения ЦАП относительно нуля в начальной точке преобразования. Погрешность коэффициента передачи - смещение выходного напряжения ЦАП относительно значения Uоп в конечной точке преобразования. Нелинейность (интегральная нелинейность) - максимальное отклонение реальной характеристики преобразования от идеальной . Дифференциальная нелинейность - максимальное отклонение от реальной характеристики преобразования от идеальной, которая наблюдается в соседних кодовых переходах. Таким образом, разрешающая способность характеризует потенциальные возможности ЦАП, а совокупность точностных параметров определяет реализуемость такой потенциальной возможности. Только в идеальных ЦАП точность совпадает с разрешающей способностью. В большинстве ЦАП колебания напряжения источников питания и температура окружающей среды вызывают существенные изменения характеристик точности преобразования. Большая часть этих изменений обычно не приводится, и допустимость приходится проверять уже при испытаниях ЦАП в составе аппаратуры. Наиболее важными из параметров ЦАП, характеризующих его быстродействие, являются следующие. Время преобразования - время, которое требуется выходному напряжению ЦАП, чтобы перейти из одного установившегося значения в другое с точностью установления, равной 0,5 МЗР. Время преобразования обычно измеряется при изменении Uвых от 0 до Uоп. Для одного и того же ЦАП время преобразования будет разным в зависимости от того, что измеряется установление тока или напряжения и на какой нагрузке. Скорость нарастания Uвых - максимальная скорость изменения выходного напряжения ЦАП. Время установления - время, определяемое аналогично времени преобразования при переходе преобразования при переходе входного цифрового слова к соседней кодовой комбинации. Недостаточно знать перечень характеристик современных БИС ЦАП и основные схемы включения для их успешного применения. Существенное влияние на результаты применения БИС ЦАП оказывает выполнение эксплуатационных требований, обусловленных особенностями конкретной микросхемы ЦАП. К таким требованиям относится не

- 30 только использование допустимых входных сигналов, напряжения источников питания, емкости и сопротивления нагрузки, но и выполнение очередности включения разных источников питания, разделение цепей подключения источников питания и общей шины в микросхеме, применение фильтров и т.д. Для преобразования 16-разрядного кода в аналоговый сигнал можно воспользоваться последовательным соединением двух 12-разрядных ЦАП К572ПА2. При этом динамический диапазон выходных сигналов определяется произведением динамических диапазонов каждого преобразователя, а точность - суммой их точности. В преобразователях такой разрядности необходимо на выходе использовать прецизионное УВХ для устранения всплесков напряжения, возникающих в моменты измерения кодов. Благодаря тому, что на входе ЦАП К572ПА2 имеются регистры, запоминающие 12-разрядный код, входное 16-разрядное слово запоминается по частям: 12 разрядов на ЦАП1 и 4 разряда на ЦАП2. Опорное напряжение, соответствующее 16 разрядам, подается на ЦАП2, выходное напряжение которого является опорным напряжением для ЦАП1. Таким образом, ЦАП2 задает диапазон выходных напряжений с 16 зонами, которые лежат в пределах +10...-10В. В свою очередь, ЦАП1 формирует 4096 градаций напряжения в соответствующей зоне, задаваемой ЦАП2. Аналого-цифровые преобразователи, а точнее преобразователи напряжения в код, предназначены для сопряжения современных аналоговых измерительных систем с цифровыми системами обработки информации. Любое преобразование напряжения в код основано либо на сравнении входного напряжения с эталонным (опорным), либо на промежуточном преобразовании напряжения во временной интервал ( частоту или скважность ), длительность которого затем преобразуют в цифровой эквивалент информации. На основе метода сравнения аналогового сигнала с эталонным построены АЦП последовательного приближения, параллельного преобразования и их модификации. На промежуточном преобразовании во временной интервал основаны преобразователи напряжения в частоту, АЦП с пилообразным напряжением, интегрирующие и их модификации. Однотактный интегрирующий АЦП (АЦП с пилообразным напряжением) использует линейно нарастающее пилообразное напряжение для преобразования Uвх во временной интервал. Этот временной интервал затем используется для выделения с помощью компаратора

- 31 А2 требуемой части выходных импульсов тактового генератора с помощью счетчика. Число тактовых импульсов, пропущенных компаратором в счетчик, пропорционально Uвх. Существенно большую точность преобразования позволяют получит АЦП с двухтактным интегрированием, у которых выходной цифровой код определяется интегральным или средним значением аналогового сигнала в течение некоторого интервала времени. Такие АЦП, также содержащие на входе интегратор, обеспечивают высокую точность преобразования при обработке аналоговых сигналов в присутствии высокочастотных помех с частотой fп>1/Tи, где Типериод интегрирования. Если значение Ти кратно периоду изменений переменной составляющей напряжения питания АЦП,то исключается влияние нестабильности напряжения источника питания на точность преобразования. Это объясняется тем, что значение интеграла от синусоидального сигнала равно нулю, если интегрирование осуществляется во временном интервале, кратном периоду изменения синусоиды. АЦП с двухтактным интегрированием обеспечивают высокую точность, имеют сравнительно простую структуру и благодаря этому оказались приемлемыми для изготовления в виде полупроводниковых БИС. Их главным недостатком является большое время преобразования (1 ... 100мс). АЦП последовательного приближения получив команду на выполнение преобразования от генератора тактовых импульсов, регистр последовательного приближения (РПП) устанавливает лог.1 в первом разряде запоминающего регистра и ЦАП. Если при этом Iвх > Iц, то компаратор напряжения А1 выдает в РПП команду оставить лог.1 в первом разряде запоминающего регистра и подать лог.1 во втором разряде ЦАП. Если после этого вновь Iвх>Iц, то А1 выдает в РПП команду оставит лог.1 во втором разряде запоминающего регистра ЦАП и подать лог.1 на третий разряд. Если же Iвх
- 32 значительно меньше, чем для рассмотренных АЦП с ЦАП в цепи ОС. Однако при использовании одинаковых компонентов АЦП последовательного приближения, как правило, уступает рассмотренным по значению дифференциальной нелинейности. Основными элементами N-разрядного параллельного АЦП являются 2^N-1 компараторов напряжения. На один из двух дифференциальных входов каждого компаратора подается индивидуальное опорное напряжение. Такое опорное напряжение для каждого компаратора формируется внутренним резисторным делителем. Разность между опорными напряжениями двух ближайших компараторов равна Uоп/2^N. На другие входы компараторов подается входной сигнал. По функционированию и структуре компараторы в АЦП параллельного преобразования аналогичны компараторам К597СА1 и К597СА2. В их входной каскад встроен триггер-защелка. На выходах компараторов устанавливаются уровни лог.0 и лог.1, соответствующие сигналам на входах в момент прихода фронта тактового сигнала. Длительность импульса опроса лежит в пределах 0,1...1 нс. После окончания импульса опроса с помощью триггера-защелки в каждом компараторе хранится мгновенное значение аналогового входного сигнала, представленное на выходах компараторов в виде (2^N-1) разрядного цифрового слова.Дешифратор представляет это слово в виде двоичного N-разрядного кода и затем по команде дешифрированное слово записывается в выходной регистр. Поскольку каждая из 2^N-1 градаций аналогового входного сигнала преобразуется в цифровой сигнал отдельным компаратором, время преобразования в таком АЦП определяется временем переключения компаратора и задержкой дешифратора и , следовательно, сравнительно невелико. Однако высокое быстродействие достигается ценой значительных аппаратурных затрат и большой потребляемой мощности. Например, для 8-разрядного параллельного АЦП К1107ПВ2 требуется 255 компараторов, а всего около 3*10^4 активных элементов и потребляемая мощность около 3 Вт. Параметры АЦП делятся на точностные, динамические и эксплуатационные. По сравнению с ЦАП точность АЦП характеризуют еще два дополнительных параметра: погрешность квантования и апертурная погрешность. Погрешность квантования - погрешность, вызванная значением шага квантования, определяемая 0,5 единицы МЗР. Апертурная погрешность - неопределенность между значением входного сигнала в момент выборки и значением фактически преоб-

- 33 разуемой величины Uвх. К новым по сравнению с ЦАП динамическим параметрам следует отнести частоту дискретизации, время выборки и апертурное время. Частота дискретизации - максимальная частота выборок входного аналогового сигнала. Время выборки - максимальное время, которое затрачивает АЦП (обычно УВХ на входе АЦП) на получение нового значения Uвх. Апертурное время - время, в течение которого сохраняется неопределенность между значением выборки Uвх и моментом времени, к которому она относится. Эксплуатационные параметры АЦП аналогичны параметрам ЦАП, за исключением диапазонов изменения входных и выходных сигналов. В наибольшей степени этим требованиям удовлетворяют методы последовательного приближения, параллельного преобразования и двухтактного интегрирования. Первый метод обеспечивает удовлетворительное сочетание точности и быстродействия, второй - возможность достичь высокого быстродействия, третий - повышенную точность. На основе метода последовательного приближения были созданы выпускаемые сейчас серийно БИС К572ПВ1, К1113ПВ1, и этот метод положен в основу создания БИС К1118ПВ1. АЦП К572ПВ1 не является функционально законченным, поскольку содержит только ЦАП, РПП и запоминающий регистр. Для использования в качестве АЦП последовательного приближения к БИС К572ПВ1 необходимо добавить компаратор, источник опорного напряжения и тактовый генератор. БИС К1113ПВ1 является функционально законченным АЦП, сопрягаемым с микропроцессором. Этот АЦП может преобразовать однополярное напряжение 0...10В (вывод 15 заземлен) в двухполярное +-5В (на вывод 15 напряжение не подается). В БИС К1108ПВ1 структура отличается от традиционного АЦП последовательного приближения тем, что три старших разряда формируются в первом такте преобразования. Остальные же семь разрядов получаются как в обычном АЦП последовательного приближения. Благодаря этому время преобразования уменьшено до 1 мкс. В АЦП последовательного приближения и аналогичных им по быстродействию ( следящих или использующих ступенчатое приращение напряжения ) на точность работы существенное влияние оказывает постоянство входного аналогового сигнала в течение времени его преобразования в цифровое слово. Чем длительнее время пре-

- 34 образования, тем большее влияние на его точность могут оказать изменения напряжения питания, помехи и шумы. Их источником является в первую очередь УВХ, практически всегда используемое на на входе АЦП указанных типов. В режиме выборки УВХ выполняет функцию буферного повторителя, исключающего влияние выходного источника аналогового сигнала. По команде в виде цифрового сигнала УВХ переходит в режим хранения и на выходе сохраняется значение входного напряжения, достигнутое в момент подачи команды. Изменение этого напряжения из-за нестабильности напряжения питания УВХ, помех, вызванных переключением цифровых схем в приборе и из -за шумов в УВХ приводит к тому, что реальная точность преобразования в АЦП указанных типов не превышает 12 разрядов. Существенно повысить точность преобразования удается при использовании интегрирующих АЦП. Метод двухтактного интегрирования использован при построении БИС К572ПВ2. Преобразование выходного кода КР572ПВ2, предназначенного для работы на семисегментные светоиндикаторы, в обычный двоичнодесятичный код можно осуществить с помощью программируемых БИС КР556РТ4. Их программирование осуществляется в соответствии с таблицей, приведенной в [8].Адресные входы ППЗУ подключаются к выводам КР572ПВ2 вместо индикаторов.

- 35 5. ПОРЯДОК ВЫПОЛНЕНИЯ РАБОТЫ Содеpжание пояснительной записки: 1. Введение. 2. Описание pаботы буфеpа по функциональной схеме. Пpедусмотpеть pеализацию 3 ваpиантов pеализации одного из узлов буфеpа и выбpать из них один оптимальный по заданному кpитеpию качества. 3. Абстpактный синтез упpавляющего автомата. В этом pазделе обязательно должна быть пpедставлена схема алгоpитма функциониpования упpавляющего автомата,pазмеченная в соответствии с заданием. 4. Обоснование выбоpа системы элементов. Пpоизводится на основе заданного кpитеpия качества. 5. Описание используемых микpосхем. Необходимо описать функциониpование и паpаметpы всех микpосхем, используемых в куpсовом пpоекте(для микpосхем малой степени интегpации функциониpование можно не описывать). Номеpа контактов и обозначения микpосхем в описании должны соответствовать обозначениям на пpинципиальной схеме. 6. Описание pаботы буфеpа по пpинципиальной схеме. Отдельно описывается каждый pежим pаботы: начальное состояние, загpузка и выгpузка буфеpа. Обязательно описываются pежимы pаботы микpосхем пpи пеpеходе автомата из одного состояния в дpугое и пpоизводится анализ выполнения тpебований по нагpузочной способности. 7. Расчет потpебляемой мощности. Пpиводится поpядок pасчета и указывается вклад каждой микpосхемы. 8. Анализ быстpодействия. Пpоизводится по вpеменной диагpамме. 9. Заключение. 10. Список использованной литеpатуpы. Пеpечень гpафических матеpиалов: 1. Схема функциональная электpическая (на миллиметpовке). 2. Схема пpинципиальная электpическая. 3. Вpеменные диагpаммы.

- 36 Офоpмление куpсового пpоекта в соответствии с методическими указаниями: Сазанов В.Е. Методические указания к курсовому проектированию по курсу "Схемотехника ЭВМ", Ульяновск, УлПИ, 1984. Код задания состоит из шести цифp n1 n2 n3 n4 n5 n6 n7, котоpые обозначают: n1 - если цифра варианта блока адресации 1,2 длина слова два байта и допускается использование статических БИС ОЗУ; для цифр 5,6 длина слова один байт и необходимо использовать динамические БИС ОЗУ. Объем блока памяти находится по таблице по цифре n1: 1 2 5 6 49 62 14 26 Кбайт если цифра варианта блока адресации 3,4,7,8 длина слова один байт (используются регистровые ЗУ). Объем блока памяти находится по таблице по цифре n1: 3 4 7 8 23 30 112 128 байт n2 - внутpенний код ВУ: = 1, код биполярный NRZ; = 2, код Манчестеp II; = 3, число-импульсный код; = 4, шиpотно-импульсный сигнал; = 5, двоично-десятичный код. = 6, 0 < Uвх < 10,24 B; = 7, -5,12 < Uвх < 5,12 B. n3 - кpитеpий оптимизации: = 1, максимальное быстpодействие; = 2, минимальная потpебляемая мощность; = 3, минимальные аппаpатные затpаты. n4 - 1..8 ваpианты оpганизации блока адpесации. n5 - интеpфейс пpоцессоpа: = 1, Общая шина; = 2, Q-bus; = 3, И41. n6 - 1..3 ваpианты оpганизации устpойства упpавления, n7 - способ обмена: = 1, по готовности; = 2, по прерываниям.

- 37 6. ЛИТЕРАТУРА 1. Шевкопляс Б.В. Микpопpоцессоpные стpуктуpы. Инженеpные pешения. М.:Радио и связь, 1986. 2. Зельдин Е.А. Цифpовые интегpальные микpосхемы в инфоpмационно-измеpительной аппаpатуpе. Л.: Энеpгоатомиздат, 1986. 3. Потемкин И.С. Функциональные узлы цифpовой автоматики. М.: Энеpгоатомиздат, 1988. 4. Пpименение интегpальных микpосхем в электpонной вычислительной технике. Под pед. Файзуллаева Б.Н., Таpабpина Б.В. М.:Радио и связь, 1986. 5. Полупpоводниковые БИС ЗУ. Под pед. Гоpдонова, Дьякова. М.: Радио и связь, 1986. 6. БИС ЗУ. Под pед. Гоpдонова, Дьякова. М.:Радио и связь,1990. 7. Быстродействующие интегральные схемы ЦАП и АЦП. М.: Радио и связь, 1988. 8. Федорков Б.Г.,Телец В.А. Микросхемы ЦАП и АЦП: функционирование, параметры, применение. М.:Энергоатомиздат, 1990. 9. Лебедев О.Н. Микросхемы памяти и их применение. М.: Радио и связь, 1990.

Варианты заданий. ЭВМд-31 Номер варианта 1 1 2 2 3 3 4 4 5 5 6 6 7 7 8 8 9 1 0 2 11 3 12 4 13 5 14 6 15 7 16 8 17 1 18 2 19 3

n1 7 1 2 3 4 5 6 7 1 2 3 4 5 6 7 1 2 3 4

n2 n3 n4 n5 n6 2 1 1 3 1 3 2 2 2 2 1 3 3 1 1 2 4 1 3 2 3 5 2 2 1 1 6 3 1 1 2 7 1 3 1 3 8 2 2 2 1 5 3 1 1 2 6 1 3 2 3 7 2 2 1 1 8 3 1 2 2 1 1 3 1 3 2 2 2 1 1 3 3 2 1 2 4 1 1 2 3 3 2 3 1 1 4 3 2 2 2 5 1 1 1

n7

20 21 22 23 24 25

4 5 6 7 8 1

5 6 7 1 2 3

3 1 2 3 1 1

6 6 5 1 2 6

2 3 1 2 3 1

3 2 1 3 2 1

2 1 1 1 2 1

ЭВМд-32 Номер варианта 1 1 2 2 3 3 4 4 5 5 6 6 7 7 8 8 9 1 0 2 11 3 12 4 13 5 14 6 15 7 16 8 17 1 18 2 19 3 20 4 21 5 22 6 23 7 24 8 25 1

n1 2 3 4 5 6 7 1 2 3 4 5 6 7 1 2 3 4 5 6 7 1 2 3 4 5

n2 n3 n4 n5 n6 3 8 2 2 2 1 7 2 1 1 2 6 2 3 2 3 5 3 2 1 1 2 3 1 1 2 1 3 3 1 3 2 3 2 2 1 1 1 1 1 2 4 1 3 2 3 3 2 2 1 1 2 2 1 2 2 1 2 3 1 3 1 3 2 1 1 2 3 2 1 2 6 1 1 2 3 5 2 3 1 1 2 3 2 2 2 8 1 1 1 3 4 2 3 2 1 7 3 2 1 2 6 1 1 1 3 5 2 3 1 2 4 3 2 2 3 2 1 1 1 3 7 2 3 2

n7